技术专栏

在AD18.1.7中，考虑到模块化Room复用的功能，我使用两块邻边正好相接的铺铜（如下图1的上半块蓝色铺铜、下图2所示的下半块蓝色铺铜，邻边相接的放大图见图3），希望拼成一个导电网络。 但由于邻边是恰好相接（无任何交叠），实际生产制作PCB的过程中，会不会由于误差等因素，导致这上半块铺铜和下半块铺铜之间有缝没连接起来，或者说大部分连接起来了但是有小部分位置存在细小的不连续的缝啊？（我这是已经在生产中的一个文件，从生产稿的图看不出来细微缝隙，如图4和图5，但这是真实情况吗？考虑了实际中可能存在的误差吗？） 求工程师解答，感激不尽！