QFN封装EPAD

有几个问题需要咨询下SMT的工程师：
QFN封装芯片底部有EPAD时，SMT的时候是如何避免漏锡 以及 和管脚的锡粘连现象的？
成品在最后的测试环节是否有这方面的测试项？避免和管脚的锡粘连现象


（提问这里不知道为什么发不了图）比如C193707这颗料，JLC提供了标准的封装图，按照上面的封装SMT能否保证焊接质量。